资源简介
/**************************************************************************************************/
//功能简介：使用Verilog编写的一个脉冲信号延时模块，延时时长可设定（小于输入脉冲周期），可精确到一个时钟周期
//代码有详细注解，设计项目验证可用，原项目是对一个周期为2ms，高电平脉宽为5us的脉冲信号延时100us输出
/**************************************************************************************************/
代码片段和文件信息
- 上一篇：通用Excel库存管理系统
- 下一篇：dos2unixforWindows
相关资源
- SPI Master.zip
- 同步复位十位计数器verilog HDL语言程序
- 模为十的计数器（verilog HDL）
- NAND FLASH 控制器源码verilog
- FT245RL verilog驱动
- Verilog HDL 七段数码管倒计时效果
- Verilog HDL交通灯设计
- Verilog可综合与不可综合语句汇总
- verilog 学习
- nand flash coontroller 程序verilog
- 基于verilog语言的8位CPU设计
- 用verilog语言写的CPU，支持外部中断与
- 一个简单双核CPU的verilog实现加中断、
- 基于FPGA的2FSK调制器的实现--大学作业
- 8B10B代码Verilog
- ISE仿真教程
- 16bitALU-verilog
- verilog实现60进制计数器
- verilog 十进制计数器
- verilog设计2倍频
- 自己编写的xilix ddr3 IP核用户接口ver
- 匹配滤波器Verilog代码
- verilog写的基于状态机的自动售货机
- 基于verilog语言的mips的CPU模型
- 8051IP核Verilog和VHDL代码全集D：DW8051（
- WISHBONE接口的UARTVerilog实现
- 二进制转BCD码的Verilog程序
- LCD1602显示代码，verilog HDL编写。
- 基于FPGA电子琴verilog HDL
- verilog MD5算法
评论
共有 条评论