资源简介
1. 文本程序输入(Verilog HDL)
2. 功能仿真(ModelSim,查看逻辑功能是否正确,要写一个Test Bench)
3. 综合(Synplify Pro,程序综合成网表)
4. 布局布线(Quartus II,根据我选定的FPGA器件型号,将网表布到器件中,并估算出相应的时延)
5. 时序仿真(ModelSim,根据时延做进一步仿真)
代码片段和文件信息
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