FPGA实现以太网UDP通信

基于Xilinx的AC701开发板编写的Verilog程序，使用FPGA实现以太网UDP通信，主程序是ac701_ethernet_comm.v ，其中的IP核请自行例化。

 属性            大小     日期    时间   名称
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     文件      11600  2017-10-10 09:43  imports\imports\ac701_ethernet_rgmii_fifo_block.v

     文件       4562  2017-07-24 20:13  imports\imports\ac701_ethernet_rgmii_reset_sync.v

     文件      11503  2017-10-10 09:47  imports\imports\ac701_ethernet_rgmii_support.v

     文件       6532  2017-07-24 20:13  imports\imports\ac701_ethernet_rgmii_support_clocking.v

     文件       6891  2017-07-24 20:13  imports\imports\ac701_ethernet_rgmii_support_resets.v

     文件      12093  2017-11-18 16:18  imports\new\ac701_ethernet_comm.v

     文件       4515  2017-08-18 19:13  imports\new\data_out_transfer.v

     文件       2861  2017-10-25 14:21  imports\new\ethernet_trans_cache.v

     文件       4283  2017-08-23 18:27  imports\new\freq_band_num_transfer.v

     文件      28589  2017-10-10 14:42  imports\sources_1\imports\imports\ac701_ethernet_rgmii_axi_lite_sm.v

     文件       4670  2017-10-09 22:16  imports\sources_1\imports\imports\ac701_ethernet_rgmii_sync_block.v

     文件      24727  2017-11-19 16:15  imports\sources_1\new\Ethenet_frame_Generator.v

     文件      31237  2017-11-18 16:15  imports\sources_1\new\Ethernet_frame_Receiver.v

     文件      21446  2017-08-23 14:48  imports\sources_1\new\TR_time_transfer.v

     目录          0  2017-10-23 09:59  imports\sources_1\imports\imports

     目录          0  2017-10-23 09:59  imports\sources_1\imports

     目录          0  2017-10-23 09:59  imports\sources_1\new

     目录          0  2017-10-23 09:59  imports\imports

     目录          0  2017-12-28 01:21  imports\new

     目录          0  2017-10-23 09:59  imports\sources_1

     目录          0  2017-10-23 09:59  imports

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