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    发布日期: 2021-06-08
  • 语言: 其他
  • 标签: fpga  

资源简介

60进制计数 可以做秒和分钟的计时 entity jishu60 is port(s:in std_logic;--置位信号(低电平有效) clk:in std_logic;--时钟信号 data:in std_logic_vector(5 downto 0);--预置数 num:buffer std_logic_vector(5 downto 0);--计数结果 co: out std_logic);--进位信号

资源截图

代码片段和文件信息

 属性            大小     日期    时间   名称
----------- ---------  ---------- -----  ----

     文件       2742  2010-04-30 14:58  jishu60\db\add_sub_6rh.tdf

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     文件        911  2010-04-30 19:36  jishu60\db\jishu60.(0).cnf.hdb

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     文件          0  2010-04-30 19:52  jishu60\db\jishu60.dbp

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     文件        156  2010-04-30 19:53  jishu60\db\jishu60.eco.cdb

     文件      27903  2010-04-30 19:52  jishu60\db\jishu60.fit.qmsg

     文件       9795  2010-04-30 19:51  jishu60\db\jishu60.fnsim.hdb

     文件      14483  2010-04-30 19:51  jishu60\db\jishu60.fnsim.qmsg

     文件        841  2010-04-30 19:52  jishu60\db\jishu60.hier_info

     文件        588  2010-04-30 19:52  jishu60\db\jishu60.hif

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     文件       1516  2010-04-30 19:52  jishu60\db\jishu60.pre_map.cdb

     文件       5302  2010-04-30 19:52  jishu60\db\jishu60.pre_map.hdb

     文件          0  2010-04-30 19:52  jishu60\db\jishu60.psp

     文件          0  2010-04-30 19:52  jishu60\db\jishu60.pss

     文件       5292  2010-04-30 19:52  jishu60\db\jishu60.rtlv.hdb

     文件       1473  2010-04-30 19:52  jishu60\db\jishu60.rtlv_sg.cdb

............此处省略33个文件信息

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