sdram verilog 仿真模型

在使用fpga设计sdram控制器时，可以通过官方的sdram仿真模型对verilog HDL设计的sdram控制器进行仿真，仿真可以得到相应的输出信息，比如初始化进度。本资源为镁光官方的仿真模型，需要修改.vh文件为.h，然后在sdr文件中也把.vh修改成.h，最后在新的.h文件中加入你的sdram的型号，比如`define sg6a `define den128Mb `define x16 将sdr文件添加到仿真模型，下面是仿真的初始化部分的运行结果。 # Note : Cyclone IV E PLL locked to incoming clock # Time: 60.0 ns Instance: top_tb.top.PLL.altpll_component.cycloneiii_pll.pll3 # top_tb.sdr : at time 200465.0 ns AREF : Auto Refresh # top_tb.sdr : at time 200565.0 ns AREF : Auto Refresh # top_tb.sdr : at time 200665.0 ns LMR : Load Mode Register # top_tb.sdr : CAS Latency = 2 # top_tb.sdr : Burst Length = 8 # top_tb.sdr : Burst Type = Sequential # top_tb.sdr : Write Burst Mode = Programmed Burst Length

 属性            大小     日期    时间   名称
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     文件        3115  2016-05-12 20:56  readme.txt
     文件        3107  2016-05-12 20:56  sdr_module.v
     文件       15797  2016-05-12 21:02  sdr_parameters.vh
     文件       47228  2016-05-12 21:04  sdr.v
     文件       11884  2016-05-12 21:17  test.v