verilog编写数字钟

包含数字钟Verilog代码、multisim仿真图，modelsim仿真图

 属性            大小     日期    时间   名称
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     文件        807  2017-11-19 16:57  数字钟\bcd0.v

     文件        807  2017-11-19 16:57  数字钟\bcd1.v

     文件        807  2017-11-19 16:58  数字钟\bcd2.v

     文件        807  2017-11-19 16:58  数字钟\bcd3.v

     文件        807  2017-11-19 16:58  数字钟\bcd4.v

     文件        807  2017-11-19 16:58  数字钟\bcd5.v

     文件       1483  2017-11-20 23:57  数字钟\count.v

     文件        420  2017-11-21 08:36  数字钟\count_tb.v

     文件        370  2017-11-21 08:48  数字钟\u14.v

     文件        365  2017-11-21 08:48  数字钟\u17.v

     文件        355  2017-11-21 08:46  数字钟\u2.v

     文件        364  2017-11-21 08:47  数字钟\u21.v

     文件        354  2017-11-21 08:47  数字钟\u3.v

     文件        354  2017-11-21 08:47  数字钟\u4.v

     文件      37697  2017-11-15 16:48  数字钟\原理图.png

     文件      27630  2017-11-21 08:58  数字钟\捕获.PNG

     文件      24787  2017-11-21 08:59  数字钟\捕获1.PNG

     文件      24979  2017-11-21 08:59  数字钟\捕获3.PNG

     目录          0  2017-11-21 09:14  数字钟

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