资源简介
1. 在基于全加器基础上，增加寄存器和D触发器的结构
2. 可进行无符号数的处理，且可异步复位
3. VHDL代码以及RTL netlist
4. 时序逻辑仿真以及仿真结果分析
2. 可进行无符号数的处理，且可异步复位
3. VHDL代码以及RTL netlist
4. 时序逻辑仿真以及仿真结果分析
代码片段和文件信息
属性 大小 日期 时间 名称
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文件 221228 2020-04-06 16:37 74LS192\74LS192的VHDL实现.docx
目录 0 2020-04-06 16:38 74LS192
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221228 2
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