基于verilog的数字时钟设计

基于verilog的数字时钟设计

 属性            大小     日期    时间   名称
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     目录           0  2016-08-07 00:28  PRJ_6_Dig_CLK\
     文件         913  2016-07-30 12:45  PRJ_6_Dig_CLK\Dig_clk.v
     文件         361  2016-07-25 18:31  PRJ_6_Dig_CLK\Dig_clk.v.bak
     文件         545  2016-07-25 15:47  PRJ_6_Dig_CLK\FerqDiv.v
     文件         545  2016-07-25 13:56  PRJ_6_Dig_CLK\FerqDiv.v.bak
     文件         516  2016-07-29 11:15  PRJ_6_Dig_CLK\FreqDiv.v
     文件         545  2016-07-25 17:41  PRJ_6_Dig_CLK\FreqDiv.v.bak
     文件         153  2016-07-25 23:21  PRJ_6_Dig_CLK\FreqDiv_1MS.v
     文件        2684  2016-07-26 00:31  PRJ_6_Dig_CLK\TURN.smf
     文件        2552  2016-07-26 00:31  PRJ_6_Dig_CLK\TURN.v.bak
     文件         307  2016-08-06 23:45  PRJ_6_Dig_CLK\clk_time.v
     文件         728  2016-07-26 01:29  PRJ_6_Dig_CLK\clk_time.v.bak
     目录           0  2016-08-07 00:28  PRJ_6_Dig_CLK\db\
     文件         202  2016-08-05 10:16  PRJ_6_Dig_CLK\db\.cmp.kpt
     文件        1733  2016-07-25 21:57  PRJ_6_Dig_CLK\db\add_sub_7pc.tdf
     文件        1878  2016-07-25 21:57  PRJ_6_Dig_CLK\db\add_sub_8pc.tdf
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     文件       28619  2016-07-25 21:57  PRJ_6_Dig_CLK\db\alt_u_div_07f.tdf
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     文件       32648  2016-07-25 21:57  PRJ_6_Dig_CLK\db\alt_u_div_67f.tdf
     文件       54184  2016-07-25 21:57  PRJ_6_Dig_CLK\db\alt_u_div_eaf.tdf
     文件       36792  2016-07-25 21:57  PRJ_6_Dig_CLK\db\alt_u_div_q9f.tdf
     文件        2272  2016-07-26 22:47  PRJ_6_Dig_CLK\db\lab4.（0）.cnf.cdb
     文件        1226  2016-07-26 22:47  PRJ_6_Dig_CLK\db\lab4.（0）.cnf.hdb
     文件        1025  2016-07-25 23:29  PRJ_6_Dig_CLK\db\lab4.（1）.cnf.cdb
     文件         693  2016-07-25 23:29  PRJ_6_Dig_CLK\db\lab4.（1）.cnf.hdb
     文件        1948  2016-07-25 21:57  PRJ_6_Dig_CLK\db\lab4.（10）.cnf.cdb
     文件         971  2016-07-25 21:57  PRJ_6_Dig_CLK\db\lab4.（10）.cnf.hdb
     文件        1877  2016-07-29 23:15  PRJ_6_Dig_CLK\db\lab4.（100）.cnf.cdb
     文件        1169  2016-07-29 23:15  PRJ_6_Dig_CLK\db\lab4.（100）.cnf.hdb
............此处省略410个文件信息