捷变频雷达信号代码

基于FPGA平台上的捷变频雷达信号产生模块的代码，给出了脉间捷变频雷达信号的生成代码，其中载频信号模块是利用DDS的方式形成的

depth =4096; 
widths =12;
N =0:1:4096;
fidc = fopen（‘square4.mif‘‘wt‘）;
fprintf（fidc ‘depth = %d;\n‘depth）;
fprintf（fidc ‘width = %d;\n‘widths）;
fprintf（fidc ‘address_radix = dec;\n‘）;
fprintf（fidc‘data_radix = dec;\n‘）;
fprintf（fidc‘content begin\n‘）;
for （x = 1:3072）
fprintf（fidc‘%d:%d;\n‘x-10）;
end
for （x = 3073:3584）
fprintf（fidc‘%d:%d;\n‘x-14095）;
end
for （x = 3585:4096）
fprintf（fidc‘%d:%d;\n‘x-10）;
end
fprintf（fidc ‘end;‘）;
fclose（fidc）;

 属性            大小     日期    时间   名称
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     目录           0  2015-06-07 18:20  dabishe\
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     文件        1085  2015-04-10 09:46  dabishe\dabishe.cmp
     文件          26  2015-04-15 15:19  dabishe\dabishe.done
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     文件        5637  2015-04-15 15:17  dabishe\dabishe.eda.rpt
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     目录           0  2015-06-07 18:20  dabishe\db\
     文件        1688  2015-04-04 14:21  dabishe\db\add_sub_fjj.tdf
     文件        1688  2015-04-04 14:49  dabishe\db\add_sub_ijj.tdf
............此处省略339个文件信息