Verilog实现MIPS的5级流水线cpu设计Modelsim仿真.rar

里面是制作5级流水线CPU的源代码文件，用的是Verilog编程，Modelsim仿真。程序实现了数据冒险和控制冒险的解决。配套博文：https://blog.csdn.net/WXY19990803/article/details/104008650

 属性            大小     日期    时间   名称
----------- ---------  ---------- -----  ----

     文件        387  2020-01-02 20:06  cpu\ctrl.v

     文件       1035  2020-01-02 21:18  cpu\dataMem.v

     文件       6800  2020-01-02 22:39  cpu\defines.v

     文件       9650  2020-01-02 18:39  cpu\EX.v

     文件       1780  2020-01-02 19:22  cpu\EX_MEM.v

     文件        811  2020-01-01 16:32  cpu\HILO.v

     文件       8032  2020-01-03 20:42  cpu\ID.v

     文件       1669  2020-01-02 19:11  cpu\ID_EX.v

     文件        646  2020-01-02 22:35  cpu\IF_ID.v

     文件        786  2019-12-23 19:11  cpu\insMem.v

     文件        148  2020-01-03 21:35  cpu\instructions.data

     文件       1880  2020-01-02 15:13  cpu\MEM.v

     文件       1268  2020-01-02 19:21  cpu\MEM_WB.v

     文件       1066  2020-01-02 20:09  cpu\min_sopc.v

     文件       8710  2020-01-02 20:27  cpu\MIPS_32CPU.v

     文件        789  2020-01-03 08:29  cpu\pc.v

     文件       2054  2019-12-23 20:14  cpu\RegFiles.v

     文件        331  2020-01-03 10:21  cpu\testBench.v

     文件        114  2020-06-23 17:18  cpu\说明.txt

     目录          0  2020-06-23 17:18  cpu

----------- ---------  ---------- -----  ----

                47956                    20