xilinx平台DDR3设计教程之应用篇_中文版教程

xilinx平台DDR3设计教程之应用篇_中文版教程
⊥3 clk 0n叫 d dout[511+0 04_040404*总05050505500 这下图够大了吧? 写入fifo的din在wren使能范围内,是2020开始,顺序递增的。 而读岀fifo的dout在wren使能范围内,第一个数据是初始值,而不是从fo里读出 的第一个数据2020,注意到这一点没有? 那么,如果你希望从DDR条子的0地址开始写入第一个进入FO的有效数据,你 该怎么办 是不是看得脑了有点乱?没关系,我们下一页继续放大了讲。 aPp_En dq_0(UireDelay) 354 (app_Wdf_data) (example_ top 4 aPp udf end app wdf end? PPud西sk) app_h rf_ app_lirlf_luren) 12(Fifo_512) multiple_err app_ecc_multiple_err pp_rd dat a_end app_rd- data_end) 11k1 pp_rd_data_valid Capp_rd_data_valid) pp_rdy, 」Scl<ib〔lk_ibu*) p数山Fr山g <Novas:nWave: 2>/home/common share/Frank/D DR3_SIM/example_design/ sim/fsdb_DDR3_waveform_level7 fsdb IFile Exploration Signa: Wieu waveform Analog Tools Window 合E萬的1313065060,0趴f++x1 1300000 1310.000 11300.00000 13300.00000 wr cle 「「「 din51010990910-00o02030405006080y080)0卫0。如de0)DF20D111212“1313“44“5 2 .clk 1ruuuuuuuuuuuuuuuuuuuuyuuuu-Luuuuuuuuuuuuuu daut[5l1:订] O唱"04则25050557707070707076707072070707 app_addr[28: 01 1fff_fff lfff ff app_cmd[ 2: 0] L「1 app_wdf_data[ 511: 0] 004_0422平105_05050505007207070707-070720707-0707207平平 app_wdf_end 2m单第,14,凶 11300的1 粤G1 Ik 1LLLLLLLLLLLLLLLLLLLT 2￥03004005E00207_00009030“上。_0d0长0=0D000“2122313244“55 1IUWUULUULULUUULLUUUULLUUULLLLLLLLJULLULLLLL dot[5110] patr[28:011F6 1fff ffF app_cmd[2-0] apP_wdf_data[511: 0] 0 =PP_wdf_wrer app_rdy 看到地址了没? 就是app_add,我们把他的初始值设为1f-ff8,这是整条4GB的DDR条子 的最后一个地址,它再加上29"h8,就又回到首地址29"hO。 如此,地址29"h0写入的值就是第一个进fifo的2020。 等等,这里为啥地址每次都加上29h8? 你知不知道 burst leng这一说? 默认的 burst length是8,地址自然每次加上8 不知道突发模式写DDR的,你还是百度一下DDR的基础知识吧 11300的1 粤G1 Ik 1LLLLLLLLLLLLLLLLLLLT 2￥03004005E00207_00009030“上。_0d0长0=0D000“2122313244“55 1IUWUULUULULUUULLUUUULLUUULLLLLLLLJULLULLLLL dot[5110] patr[28:011F6 1fff ffF app_cmd[2-0] apP_wdf_data[511: 0] 01 =PP_wdf_wrer app_rdy 除了地址要打个提前量之外,这个图上值得注意的是各种用户接口信号的时序。 句话,就是“对齐” 那就是设计教程里讲的,一次成功的写入,需要地址系统和数据系统的各白对齐 并且我这个例子里面,地址系统和数据系统相互之间也是对齐的。 再具体的讲,把能对齐的全都给对齐了,自然就搞定了。 此外,如图所示, app rdy可以独立拉高,它只表示DDR是准备好了,而你可以 不去理它。 1+0l21+c1 bank_macr_ncxt. LBanltMmcch ncxt 当11 undefined module 48 E49/, ApP-icaticn interface ports a cenblk1 r? IL_ddr3_clk_ibu=(clk_ibuf app_en) dd3_ infrastructure (infrastr odelay_ctrl〔 odelay.ctr1 E54 E55 df end L_memc_ui_top_std (menc_ui_top app_udf_rask Capp_wdf_mask) app_udf_aren Capp_wdf wren <Novas:nWave:3>/home/common share/ Frank/DDR3 SIM/example_design/sim/fsdb_ DDR3_ waveform_level7 old fsdb Fi.e Exploration ignal View Wave=orm Analog Tools Window Help 156206耻++x13-m 115.55.m,nm 1156p., 二5m.0单, 753 ing=G1 app_addrE2r0」 0升8 810(1329_2850 34宮 2 d data valid 至此,写入已经ok 那么怎么读出来 看上面的图,光标线,注意到图上黄色光标虚线没?什么你还没看到? 那你看到 app cmd的0和1两个值的分界线了吗? 拉高 app en,同时给出你要读的地址 然后你就等到 app rd data valid拉高吧。 1130000 14,0000O0 12.00 110000 1(009000 pr_cmd[2: 0] appaddr[ 28: 0] app_rd_data[ 511; 0] D77EN2626252二 app_rd_data_wali= 到 app rd data valid拉高,是要过一阵的。 放大,就是下面的图 Capp wdf uren? 588 iPPecc_multiple_err app_ecc _nultiple_err) cdr3_clk_buf (clk_ ibuf rd da dr3 infr astructure (infrastr app_rd_data_end Capp_rd__data_end) odelay_c-rl (iodelayctrl .app_rd_data_walid (app_rd_data_walid) rem=_ui_top_std (memc_ui_tos check_frank (wave_check_fran aPp_udf_电 Capp_udf_rdy) PPsr_r日 Capp_sr_req) <Novas: nWave: 3> /home/common share/ Frank/DDR3 SIM/example designisim/fsdb dDR3 waveform level7 old fsdb File Exploration Signal Wiew waveform Anal3g Tools window 函芒“3影1123456,0 24则仰盼++x15 斗toto:G 5.859000 115959,00090 100000 app_rd_data[ 511+ 0 讲一点关于收尾的工作。 刚刚讲的是怎么把开头的数据写对 事实上如何把最后一个写入FIF○的数据刚好读出,相对麻烦一点。 还有处理fifo被读空,但是后续还有数据公写入的情况,也比较麻烦。 大致的思路是,在fo可能被读空的时候,发现flo里还剩一个数据的 时候就停止读取(这会用到fo的 almost empty信号)。 这样fo被读空的时候,最后一个数据会留在数据总线上,等到下次 激发写DDR功能的时候,第一个数据就直接被打入DDR 对最后一个数据,需要一个独立的处理机制来处理,确认fifo被读空 之后才停止读取ffo和与入DDR 这部分内容相对复杂,但是我相信你只要花吋间就一定可以调出来。 我是写了一个8个状态的状态机来实现的。 每个人的应用需求不一样,代码还是各人写各人的吧 好了,DDR的四部教程先写到这里了