VerilogHDL_讯易软件-源码之巅峰

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verilog hdl语言简易十进制计算器 0

编程语言：其他大小：金币：上传人：fuaoxing55 发布日期：2023-10-24

使用Verilog HDL语言开发的简易十进制计算器。输入为4*4矩阵键盘，输出为数码管，可进行一位十进制加减乘除运算。FPGA芯片为Cyclone II EP2C8C208。使用时管脚分配应根据实际硬件情况重新编
quartus ii verilog hdl 正弦信号发生器 0

编程语言：其他大小：金币：上传人：kbls57736 发布日期：2023-10-23

quartus ii verilog hdl 正弦信号发生器附生成mif文件的cpp源码
NIOSII那些事儿 REV7.0_完整版 0

编程语言：其他大小：金币：上传人：wjd2002xx 发布日期：2023-10-17

NIOS II 是一个用户可配置癿途用 32 位 RISC嵌入弅处理器，它是 SOPC（System On a Programmable Chip,片上可编程系统）癿核心。处理器以软核形弅实现，具有高度癿灱活性和可配置性。 NIOS 癿开収
verilog hdl vhdl实用100个 quartus 2 仿真源 0

编程语言：其他大小：金币：上传人：huaihuan 发布日期：2023-09-25

verilog hdl vhdl实用例子100个 quartus 2 仿真源程序
VerilogHDL语言单时钟周期CPU设计 0

编程语言：其他大小：金币：上传人：wjd2002xx 发布日期：2023-08-17

一个用VerilogHDL语言实现的单时钟周期CPU原代码，里面有完整的工程代码，逻辑图，报告文档等。此CPU共完成了16条常见MIPS指令。
基于Verilog HDL数字频率计的设计与实现 0

编程语言：其他大小：金币：上传人：chaoshanxx 发布日期：2023-08-15

基于Verilog HDL数字频率计的设计与实现，工程
基于Verilog HDL的数字系统应用设计 0

编程语言：其他大小：金币：上传人：wjd2002xx 发布日期：2023-07-03

基于Verilog HDL的数字系统应用设计，西安电子科技大学出版社。非影印版。
bit文件烧录Digilent.adept.system_v2.15.3wi 0

编程语言：其他大小：金币：上传人：shangyou88 发布日期：2023-06-26

需要学习EDA技术的，使用ISE14.7写VerilogHDL代码编译生成的bit文件，可以使用这个烧录工具烧录进FPGA开发板子上哦！亲测win7win10均可用！直接默认设置安装即可，不需要教程。
ds18b20控制逻辑VerilogHDL 1

编程语言：其他大小：金币：上传人：huaihuan 发布日期：2023-02-09

DS18B20 fpga控制逻辑用verilogHDL进行控制,DS18B20 单线数字温度传感器，即“一线器件”，其具有独特的优点：( 1 )采用单总线的接口方式与微处理器连接时仅需要一条口线即可实现微处理器
cpu的verilogHDL的简易实现 1

编程语言：其他大小：金币：上传人：kbls57736 发布日期：2022-12-27

用verilogHDL实现简易功能的CPU，有寄存器、运算器、内存、控制器等功能。
可编程逻辑器件 Verilog HDL 跑马灯电路 0

编程语言：其他大小：金币：上传人：97804a 发布日期：2021-06-13

此文件是可编程逻辑器件设置跑马灯程序实验报告，内容详实，有具体的步骤和程序源代码，并经过精心排版，希望对学习Verilog HDL的朋友提供帮助
自己动手写CPU第4阶段第一条指令ori的 0

编程语言：其他大小：金币：上传人：rtesd 发布日期：2021-06-13

自己动手写CPU第4阶段（第一条指令ori的实现）
利用FPGA中的流水线技巧实现乘法Ver 0

编程语言：其他大小：金币：上传人：ligangyuer 发布日期：2021-06-12

为了提高频率，fpga中常常用到流水线等技巧，本代码实现了流水线模式的乘法操作
数字跑表的Verilog实现 0

编程语言：其他大小：金币：上传人：rtesd 发布日期：2021-06-11

在ISE开发环境下用Verilog语言写的数字跑表代码且包含所有工程文件。
采用verilogHDL编写的数字跑表 0

编程语言：其他大小：金币：上传人：kbls57736 发布日期：2021-06-07

本代码采用verilogHDL编写，实现的是数字跑表功能
SM3的一种verilogHDL实现 0

编程语言：其他大小：金币：上传人：97804a 发布日期：2021-05-29

SM3的一种verilogHDL实现，包括testbench测试文件。SM3是国家密码管理局编制的商用算法，用于密码应用中的数字签名和验证、消息认证码的生成与验证以及随机数的生成，可满足多种密码应
基于FPGA用verilogHDL设计的DES加密模块 0

编程语言：其他大小：金币：上传人：rtesd 发布日期：2021-05-17

基于FPGA用verilogHDL设计的DES加密模块，本人设计，供FPGA学习者参考学习
基于FPGA用verilogHDL设计的CRC32模块 0

编程语言：其他大小：金币：上传人：ligangyuer 发布日期：2021-05-17

本人设计的一个基于FPGA用verilogHDL设计的CRC32模块，供FPGA学习者参考
3-8译码器，4选1多路选择器，Verilog 0

编程语言：其他大小：金币：上传人：shangyou88 发布日期：2021-04-05

3-8译码器，4选1多路选择器，Verilog HDL实验，华中科技大学
计算机组成与设计project2 0

编程语言：其他大小：金币：上传人：32332 发布日期：2021-01-09

This project is intended to help you to understand the cache architecture and its mechanism. In this project, you will design a first-level data cache controller with Verilog HDL step bystep. You may need to review the knowledge about the la

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