Matlab锁相环仿真-Phase Locked Loop.rar

Matlab锁相环仿真-Phase Locked Loop.rar
锁相环的matlab仿真

所含文件：
Figure19.jpg 锁相环仿真

%% Demo: Phase Locked Loop
% This demo shows the executable specifications and design with simulation
% capabilities of Simulink. It highlights:
%  
% 1. Creating conceptual models of signal processing systems and running
% simulations
%
% 2. Adding finite state machines to the design
%
% 3. Creating models of physical components （e.g. circuitery）
%
% 4. Using discrete-time signal to create mixed-signal models
%
% 5. Converting digital models to fixed-point
%
% 6. Optional: （not implemented yet） generating C and/or HDL

%% What is a Phase-Locked Loop?
% A phase-locked loop （PLL） is a closed-loop feedback control system that
% generates and outputs a signal in relation to the frequency and phase of
% an input （“reference“） signal. A phase-locked loop circuit responds to
% both the frequency and the phase of the input signals automatically
% raising or lowering the frequency of a controlled oscillator until it is
% matched to the reference in both frequency and phase.
% 
% This type of mechanism is widely used in radio telecommunications
% computers and other electronic applications where it is desired to
% stabilize a generated signal or to detect signals in the presence of
% noise. Since an integrated circuit can hold a complete phase-locked loop
% building block the technique is widely used in modern electronic
% devices with signal frequencies from a fraction of a cycle per second up
% to many gigahertz.  （Source: wikipedia.org.）


%% A linear Phase Locked Loop in Simulink
% The first step of the demo shows how to model and simulate a linear PLL
% that can track a 1 MHz reference signal.
%
% A classic or linear PLL uses a mixer as a phase detector. This yields a
% DC component that is proportional （but not linear） with the phase
% difference and a component at a frequency that is twice the input
% frequency. A loop filter is used to get rid of the second component. The
% output of the loop filter is fed into a VCO that increases the freqeuncy
% if there is a positive phase difference and that decreases the frequency
% if there is a negative phase difference.
%
% Start with the basic components of a PLL: a Multiply block （Math
% Library） an Analog Filter Design block （Filter Design library in the
% Signal Processing Blockset） and a Voltage Controlled Oscillator
% （Communications Blockset Components sublibrary in the Synchronization
% library）.
%
% Double click on the blocks to show how to set the parameters for each
% block:
%
% The Analog Filter Design block;
%    Design method: butterworth
%    Filter type: Lowpass
%    Filter order: 5
%    Passband edge frequency: 1e6*2*pi.
%
% The VCO block;
%    Quiescent frequency: 1e6
%    Input sensitivity: 1e5
%    Initial phase: 0.

open_system（‘linearpll‘）; set_param（bdroot‘SimulationCommand‘ ‘update‘）
sim（bdroot）;

%%
% In order to simulate the system we need a test input and vizualiation.
% To achieve this add a S

 属性            大小     日期    时间   名称
----------- ---------  ---------- -----  ----

    .......     37898  2007-04-19 12:30  Phase+Locked+Loop\cppll.mdl

     文件      45910  2007-05-04 09:44  Phase+Locked+Loop\dpll.mdl

    .......     46721  2007-04-19 17:04  Phase+Locked+Loop\dpll_fixpt.mdl

     文件      31431  2007-05-04 09:41  Phase+Locked+Loop\linearpll.mdl

     文件      16037  2007-05-04 09:50  Phase+Locked+Loop\plldemo.m

    .......     47261  2007-04-26 13:08  Phase+Locked+Loop\powerpll.mdl

     文件     238484  2007-05-04 09:59  Phase+Locked+Loop\html\fixpttool.jpg

     文件      38042  2007-05-04 09:56  Phase+Locked+Loop\html\plldemo.html

     文件       4347  2007-05-04 09:56  Phase+Locked+Loop\html\plldemo.png

     文件       9728  2007-05-04 09:55  Phase+Locked+Loop\html\plldemo_01.png

     文件       6033  2007-05-04 09:55  Phase+Locked+Loop\html\plldemo_02.png

     文件       5134  2007-05-04 09:55  Phase+Locked+Loop\html\plldemo_03.png

     文件       8169  2007-05-04 09:55  Phase+Locked+Loop\html\plldemo_04.png

     文件       8519  2007-05-04 09:55  Phase+Locked+Loop\html\plldemo_05.png

     文件      14397  2007-05-04 09:55  Phase+Locked+Loop\html\plldemo_06.png

     文件      10221  2007-05-04 09:55  Phase+Locked+Loop\html\plldemo_07.png

     文件       8674  2007-05-04 09:56  Phase+Locked+Loop\html\plldemo_08.png

     文件       5169  2007-05-04 09:56  Phase+Locked+Loop\html\plldemo_09.png

     文件       9645  2007-05-04 09:56  Phase+Locked+Loop\html\plldemo_10.png

     文件       6896  2007-05-04 09:56  Phase+Locked+Loop\html\plldemo_11.png

     文件       5358  2007-05-03 16:26  Phase+Locked+Loop\html\plldemo_eq79689.png

     文件      14387  2007-04-19 12:17  Phase+Locked+Loop\html\pfd.jpg

    ..A.SH.     43520  2007-05-04 10:00  Phase+Locked+Loop\html\Thumbs.db

     文件        921  2009-04-15 19:25  Phase+Locked+Loop\slprj\_sfprj\cppll\_self\sfun\src\c2_cppll.h

     文件      24348  2009-04-15 19:25  Phase+Locked+Loop\slprj\_sfprj\cppll\_self\sfun\src\c2_cppll.c

     文件        977  2009-04-15 19:25  Phase+Locked+Loop\slprj\_sfprj\cppll\_self\sfun\src\cppll_sfun.h

     文件       5942  2009-04-15 19:25  Phase+Locked+Loop\slprj\_sfprj\cppll\_self\sfun\src\cppll_sfun.c

     文件      15568  2009-04-15 19:25  Phase+Locked+Loop\slprj\_sfprj\cppll\_self\sfun\src\cppll_sfun_debug_macros.h

     文件       6509  2009-04-15 19:25  Phase+Locked+Loop\slprj\_sfprj\cppll\_self\sfun\src\cppll_sfun_registry.c

     文件         51  2009-04-15 19:25  Phase+Locked+Loop\slprj\_sfprj\cppll\_self\sfun\src\cppll_sfun.bat

............此处省略69个文件信息