VHDL 数字频率计设计

实验课需要用到 且调试通过~ LIBRARY IEEE ; --有时钟使能的十进制计数器 USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT10 IS PORT (CLK : IN STD_LOGIC ; -- 计数时钟信号 CLR : IN STD_LOGIC ; -- 清零信号 ENA : IN STD_LOGIC ; -- 计数使能信号 CQ : OUT INTEGER RANGE 0 TO 15 ; -- 4 位计数结果输出 CARRY_OUT : OUT STD_LOGIC ) ; -- 计数进位 END CNT10 ; 。。。。。

 属性            大小     日期    时间   名称
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............此处省略56个文件信息