Verilog课程设计工程文件以及源代码

基于Verilog设计的"时钟"工程文件,quatus打开即可。

 属性            大小     日期    时间   名称
----------- ---------  ---------- -----  ----

     文件       8694  2009-12-31 20:56  clock\clock.asm.rpt

     文件        281  2009-12-31 20:56  clock\clock.cdf

     文件         26  2010-01-04 10:33  clock\clock.done

     文件        239  2009-12-31 20:15  clock\clock.dpf

     文件     716824  2009-12-31 09:50  clock\clock.fit.eqn

     文件     193798  2009-12-31 20:55  clock\clock.fit.rpt

     文件       8927  2009-12-31 20:55  clock\clock.fit.smsg

     文件        405  2009-12-31 20:55  clock\clock.fit.summary

     文件       3595  2010-01-04 10:33  clock\clock.flow.rpt

     文件     491075  2009-12-31 09:50  clock\clock.map.eqn

     文件     157685  2010-01-04 10:33  clock\clock.map.rpt

     文件        313  2010-01-04 10:33  clock\clock.map.summary

     文件      30327  2009-12-31 20:55  clock\clock.pin

     文件     524473  2009-12-31 20:56  clock\clock.pof

     文件        944  2009-12-31 09:48  clock\clock.qpf

     文件       3647  2009-12-31 20:10  clock\clock.qsf

     文件        198  2009-12-31 20:56  clock\clock.qws

     文件     140504  2009-12-31 20:56  clock\clock.sof

     文件     146768  2009-12-31 20:56  clock\clock.tan.rpt

     文件       1690  2009-12-31 20:56  clock\clock.tan.summary

     文件       5254  2009-12-31 20:12  clock\clock.v

     文件      27184  2009-12-31 11:56  clock\clock_assignment_defaults.qdf

     文件          3  2009-12-31 11:35  clock\cmp_state.ini

     文件       1728  2009-12-31 18:52  clock\db\add_sub_3dc.tdf

     文件       1873  2009-12-31 18:52  clock\db\add_sub_4dc.tdf

     文件       2379  2009-12-31 18:52  clock\db\add_sub_59c.tdf

     文件       2143  2009-12-31 18:52  clock\db\add_sub_5dc.tdf

     文件       2300  2009-12-31 18:52  clock\db\add_sub_6dc.tdf

     文件       2457  2009-12-31 18:52  clock\db\add_sub_7dc.tdf

     文件       2850  2009-12-31 18:52  clock\db\add_sub_89c.tdf

............此处省略147个文件信息